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FPGA ile VGA monitör sürme

Başlatan yamak, 08 Aralık 2011, 23:48:10

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yamak

08 Aralık 2011, 23:48:10 Son düzenlenme: 12 Ekim 2012, 16:08:27 yamak
Merhaba arkadaşlar bir süredir fpga ile vga monitör sürme ile uğraşıyorum. Aşağıdaki gibi bi uygulama yaptım.Uygulamayı nexys2 boardı üzerinde gerçekleştirdim.Çözünürlük 640x480 Koordinat bilgisini yazdırırken koordinatı basamaklarına ayırmak için bölme işlemi kullandım.Normal bölme işlemi kullanmadan da yapılabilir di sırf ip nasıl kullanılır öğrenmek için bu şekilde yaptım.Kullandığım ip'nin adı LogiCORE IP Divider Generator v3.0.Reset butonuna basıldığında diktörtgen sol üst köşeye geliyo.Stop butonuna basıldığında da duruyo. Debounce yapmadığım için durdurup tekrar başlatmak sorunsuz çalışmıyo. Mesela her basmam da durmuyo.Uygulama hakkında merak ettiğiniz yerler varsa cevaplamak isterim.
FPGA ile monitör sürme.AVI
top modul:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.all;
entity complete_video_game is
	port(
			clk,reset,stop:in std_logic;
			hsync,vsync:out std_logic;
			LED:out std_logic_vector(7 downto 0);
			rgb_out:out std_logic_vector(7 downto 0)
			);
end complete_video_game;

architecture Behavioral of complete_video_game is
	signal pixel_x_connect,pixel_y_connect:std_logic_vector(9 downto 0);
	signal pixel_clk,video_on,graph_on:std_logic;
	signal text_on:std_logic_vector(1 downto 0);
	signal text_rgb_connect,graph_rgb_connect,rgb_next:std_logic_vector(7 downto 0);
   signal rect_left_reg_out,rect_top_reg_out:std_logic_vector(9 downto 0);	
	Component vga_sync
	port(
			clk:in std_logic;
			hsync,vsync:out std_logic;
			video_on,pixel_clk:out std_logic;--Video_on:Görüntü gösterimde,Pixel_clk:pixel basma hızı
			pixel_x,pixel_y:out std_logic_vector(9 downto 0));--pixel_x ve pixel_y nin konum bilgisi
	end Component;
	
	Component game_graph 
	port(
			video_on,pixel_clk,clk,reset,stop:in std_logic;
			pixel_x,pixel_y:in std_logic_vector(9 downto 0);
			rgb_out:out std_logic_vector(7 downto 0);
			graph_on:out std_logic;
			rect_left_reg_out,rect_top_reg_out:out std_logic_vector(9 downto 0)
			);
	end Component;
	
	Component font_display_circuit
	port(
         clk,video_on:in std_logic;
			pixel_x,pixel_y:in std_logic_vector(9 downto 0);
			rect_left_reg_out,rect_top_reg_out:in std_logic_vector(9 downto 0);
			text_rgb:out std_logic_vector(7 downto 0);
			LED:out std_logic_vector(7 downto 0);
			text_on:out std_logic_vector(1 downto 0)
			);
	end Component;
begin

	C1:vga_sync port map(clk=>clk,
					hsync=>hsync,vsync=>vsync,
					video_on=>video_on,pixel_clk=>pixel_clk,
					pixel_x=>pixel_x_connect,pixel_y=>pixel_y_connect);
	
	C2:game_graph port map(clk=>clk,reset=>reset,stop=>stop,
					video_on=>video_on,pixel_clk=>pixel_clk,
					rect_left_reg_out=>rect_left_reg_out,rect_top_reg_out=>rect_top_reg_out,
					pixel_x=>pixel_x_connect,pixel_y=>pixel_y_connect,
					rgb_out=>graph_rgb_connect,
					graph_on=>graph_on);
	C3:font_display_circuit port map(clk=>clk,video_on=>video_on,
					pixel_x=>pixel_x_connect,pixel_y=>pixel_y_connect,
					rect_left_reg_out=>rect_left_reg_out,rect_top_reg_out=>rect_top_reg_out,
					text_rgb=>text_rgb_connect,led=>led,
					text_on=>text_on);
process(video_on,text_rgb_connect,graph_rgb_connect,graph_on,text_on,pixel_x_connect)
begin
		if video_on='0' then
			rgb_next<="00000000";
		else
			if to_integer(unsigned(pixel_y_connect))>30 then
				if graph_on='1' then
					rgb_next<=graph_rgb_connect;
					elsif text_on(0)='1' then
					rgb_next<=text_rgb_connect;
					else
					rgb_next<="11000000";
				end if;
			else
				if text_on(1)='1' then
					rgb_next<=text_rgb_connect;
				else
					rgb_next<="11111111";
				end if;
			end if;
		end if;
end process;
process(pixel_clk,rgb_next)
begin
	if pixel_clk='1' then
		rgb_out<=rgb_next;
	end if;
end process;
end Behavioral;

vga sync modülü:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.all;

entity vga_sync is
	port(
			clk:in std_logic;
			hsync,vsync:out std_logic;
			video_on,pixel_clk:out std_logic;--Video_on:Görüntü gösterimde,Pixel_clk:pixel basma hızı
			pixel_x,pixel_y:out std_logic_vector(9 downto 0));--pixel_x ve pixel_y nin konum bilgisi
end vga_sync;

architecture Behavioral of vga_sync is
	Constant HDA:integer:=640;--horizantal display area
	Constant HFP:integer:=16; --horizantal front porch
	Constant HBP:integer:=48; --horizantal back porch
	Constant HR :integer:=96; --horizantal retrace
	Constant VDA:integer:=480; --Vertical display area
	Constant VFP:integer:=10;  --Vertical front porch
	Constant VBP:integer:=33;  --Vertical back porch
	Constant VR :integer:=2;   --Vertical retrace
	
	signal h_count_reg,h_count_next: unsigned(9 downto 0);
	signal v_count_reg,v_count_next: unsigned(9 downto 0);
	signal hsync_next,hsync_reg:std_logic;
	signal vsync_next,vsync_reg:std_logic;
	signal h_end,v_end:std_logic;
	signal pixel_clk_reg,pixel_clk_next,pixel_tick:std_logic;
begin
--register, pixel_clk ve reset ayarları
	process(clk)
	begin
			if clk'event and clk='1' then
				pixel_clk_reg<=pixel_clk_next;
				h_count_reg<=h_count_next;
				v_count_reg<=v_count_next;
				hsync_reg<=hsync_next;
				vsync_reg<=vsync_next;
			end if;
	end process;
pixel_clk_next<=not pixel_clk_reg;
pixel_tick<='1' when pixel_clk_reg='1' else
				'0';
h_end<='1' when h_count_reg=(HDA+HFP+HBP+HR-1) else --h_count_reg 799 ise h_end i 1 yap
		 '0';
v_end<='1' when v_count_reg=(VDA+VFP+VBP+VR-1) else --v_count_reg 524 ise v_end i 1 yap
		 '0';

--HSYNC İşlemleri
	process(pixel_tick,h_count_reg,h_end)
	begin
		if pixel_tick='1' then
			if h_end='1' then
				h_count_next<=(others=>'0');
			else
				h_count_next<=h_count_reg+1;
			end if;
		else
			h_count_next<=h_count_reg;
		end if;
	end process;
--VSYNC İşlemleri
	process(pixel_tick,v_count_reg,v_end,h_end)
	begin
		if pixel_tick='1' and h_end='1' then
			if v_end='1' then
				v_count_next<=(others=>'0');
			else
				v_count_next<=v_count_reg+1;
			end if;
		else
			v_count_next<=v_count_reg;
			end if;
		end process;
hsync_next<='1' when (h_count_reg<=(HDA+HFP-1)) or (h_count_reg>=(HDA+HFP+HR-1)) else
				'0';
vsync_next<='1' when v_count_reg<=(VDA+VFP-1) or v_count_reg>=(VDA+VFP+VR-1) else
				'0';
video_on<='1' when v_count_reg<VDA and h_count_reg<HDA else
			 '0';
hsync<=hsync_reg;
vsync<=vsync_reg;
pixel_x<=std_logic_vector(h_count_reg);
pixel_y<=std_logic_vector(v_count_reg);
pixel_clk<=pixel_tick;
end Behavioral;

grafik modulü:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.all;
use IEEE.STD_LOGIC_ARITH.ALL;
entity game_graph is
	port(
			video_on,pixel_clk,clk,reset,stop:in std_logic;
			pixel_x,pixel_y:in std_logic_vector(9 downto 0);
			rgb_out:out std_logic_vector(7 downto 0);
			graph_on:out std_logic;
			rect_left_reg_out,rect_top_reg_out:out std_logic_vector(9 downto 0)
			);
			end game_graph;

architecture Behavioral of game_graph is
	Constant MAX_X:integer:=640;
	Constant MAX_Y:integer:=480;
	Constant MIN_Y:integer:=30;
	Constant MIN_X:integer:=0;
	Constant P_V:unsigned(9 downto 0):=to_unsigned(1,10);
	Constant N_V:unsigned(9 downto 0):=unsigned(to_signed(-1,10));
	Constant Rect_w:integer:=20;
	Constant Rect_h:integer:=20;
	signal Delta_x_reg,Delta_y_reg,Delta_x_next,Delta_y_next,Delta_x_old,Delta_y_old:unsigned(9 downto 0);
	signal rect_top_reg,rect_left_reg:unsigned (9 downto 0);
	signal rect_top_next,rect_left_next:unsigned(9 downto 0);
	signal pix_x,pix_y:std_logic_vector(9 downto 0);
	signal rect_on:std_logic;
	signal freq:std_logic:='0';
	signal stop_status:std_logic;
	signal rgb_out_gecici:unsigned(7 downto 0);
begin
	pix_x<=pixel_x;
	pix_y<=pixel_y;
	rect_left_reg_out<=std_logic_vector(rect_left_reg);
	rect_top_reg_out<=std_logic_vector(rect_top_reg);
	rect_on<='1' when (unsigned(pix_x)<=(rect_left_reg+rect_w)) and (unsigned(pix_x)>=(rect_left_reg)) 
							and (unsigned(pix_y)<=(rect_top_reg+rect_h)) and (unsigned(pix_y)>=(rect_top_reg)) else
				'0'; 
	freq<='1' when unsigned(pix_y)=481 and unsigned(pix_x)=0 else
			'0';
	rect_left_next<=rect_left_reg+delta_x_reg 
						 when freq='1' and stop_status<='0' else
					    rect_left_reg;
	rect_top_next<=rect_top_reg+delta_y_reg 
						 when freq='1' and stop_status<='0' else
					    rect_top_reg;
	graph_on<=rect_on;
	
	u1:process(pixel_clk,video_on,rect_on)
		begin
			if pixel_clk='1' then
					if rect_on='1' then
						rgb_out<="00110100";
					end if; 
				end if;
		end process;
	u2:process(rect_left_reg,delta_x_reg,delta_y_reg,rect_top_reg)
		begin
				delta_x_next<=delta_x_reg;
				delta_y_next<=delta_y_reg;
			   if (rect_left_reg+rect_w)>=(MAX_X-1) then
					delta_x_next<=N_V;
				end if;
				if (rect_top_reg+rect_h)>=(MAX_Y-1) then
					delta_y_next<=N_V;
				end if;
				if rect_left_reg<(MIN_X+1) then
					delta_x_next<=P_V;
				end if;
				if rect_top_reg<(MIN_Y+1) then
					delta_y_next<=P_V;
				end if;
		end process;
	u3:process(clk,reset)
		begin
		if reset='1' then
			rect_top_reg<=to_unsigned(31,10);
    		rect_left_reg<=(others=>'0');
			stop_status<='0';
		elsif clk'event and clk='1' then
			if stop='1' then 
			stop_status<=not stop_status ;
			end if;
			rect_top_reg<=rect_top_next;
		   rect_left_reg<=rect_left_next;
			delta_x_reg<=delta_x_next;
			delta_y_reg<=delta_y_next;
		end if;
		end process;
end Behavioral;

karakter basma modülü:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.all;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity font_display_circuit is
	port(
         clk,video_on:in std_logic;
			pixel_x,pixel_y:in std_logic_vector(9 downto 0);
			rect_left_reg_out,rect_top_reg_out:in std_logic_vector(9 downto 0);
			text_rgb:out std_logic_vector(7 downto 0);
			LED:out std_logic_vector(7 downto 0);
			text_on:out std_logic_vector(2 downto 0)
			);
end font_display_circuit;

architecture Behavioral of font_display_circuit is
		
		signal rom_addr:std_logic_vector(10 downto 0);
		signal char_addr,char_addr_l,char_addr_n,char_addr_l2:std_logic_vector(6 downto 0);
		signal row_addr,row_addr_l,row_addr_n,row_addr_l2:std_logic_vector(3 downto 0);
		signal bit_addr,bit_addr_l,bit_addr_n,bit_addr_l2:std_logic_vector(2 downto 0);
		signal font_word:std_logic_vector(7 downto 0);
		signal font_bit,text_bit_on,logo1_on,logo2_on,x_coor_on,coor_on:std_logic;
		signal pix_x,pix_y:std_logic_vector(9 downto 0);
		-----------------------dividing unit-------------------------
		signal ce,rfd:std_logic;
		signal dividend:std_logic_vector(9 downto 0);
		signal divisor: std_logic_vector(9 downto 0);
		signal quotient:std_logic_vector(9 downto 0);
		signal fractional:std_logic_vector(9 downto 0);
		signal dividend_reg,divisor_reg:unsigned(9 downto 0);
		signal quotient_first_x1,quotient_second_x1:unsigned(9 downto 0);
		signal quotient_first_y1,quotient_second_y1:unsigned(9 downto 0);
		signal fractional_first_x1,fractional_second_x1:unsigned(9 downto 0);
		signal fractional_first_y1,fractional_second_y1:unsigned(9 downto 0);
		---------------------------------------------------------------
		signal rect_coor_x,rect_coor_y:unsigned(9 downto 0);
		signal first_digit_x1,second_digit_x1,third_digit_x1,i:integer:=0;
		signal first_digit_y1,second_digit_y1,third_digit_y1:integer:=0;
		signal first_digit_ascii_x1,second_digit_ascii_x1,third_digit_ascii_x1:std_logic_vector(6 downto 0);
		signal first_digit_ascii_y1,second_digit_ascii_y1,third_digit_ascii_y1:std_logic_vector(6 downto 0);
		component dividing_circuit
				port (
				clk: in std_logic;
				ce: in std_logic;
				rfd: out std_logic;
				dividend: in std_logic_vector(9 downto 0);
				divisor: in std_logic_vector(9 downto 0);
				quotient: out std_logic_vector(9 downto 0);
				fractional: out std_logic_vector(9 downto 0));
		end component;
begin
		font_unit:entity work.font_rom
			port map(clk=>clk,addr=>rom_addr,data=>font_word);
		dividing_unit: dividing_circuit port map (
							clk => clk,
							ce => ce,
							rfd => rfd,
							dividend => dividend,
							divisor => divisor,
							quotient => quotient,
							fractional => fractional);
		
		pix_x<=pixel_x;
		pix_y<=pixel_y;
		rect_coor_x<=unsigned(rect_left_reg_out+10);
		rect_coor_y<=unsigned(rect_top_reg_out+10);
		logo1_on<='1' when unsigned(pix_y(9 downto 4))=8 and 
					    30<=unsigned(pix_x(9 downto 3)) else
					'0';
	   row_addr_l<=pix_y(3 downto 0);
		bit_addr_l<=pix_x(2 downto 0);

		with pix_x( 9 downto 3) select
			char_addr_l<=
				"1011001" when "0011110",--Y
				"1110101" when "0011111",--u
				"1110011" when "0100000",--s
				"1110101" when "0100001",--u
				"1100110" when "0100010",--f
				"0000000" when "0100011",--space 
				"1011001" when "0100100",--Y
				"1100001" when "0100101",--a
				"1101101" when "0100110",--m
				"1100001" when "0100111",--a
				"1101011" when "0101000",--k
				"0000000" when others;
				
	  logo2_on<='1' when unsigned(pix_y(9 downto 4))=7 and 
					    30<=unsigned(pix_x(9 downto 3)) else
					'0';
	   row_addr_l2<=pix_y(3 downto 0);
		bit_addr_l2<=pix_x(2 downto 0);
		rect_coor_x<=unsigned(rect_left_reg_out+10);
		rect_coor_y<=unsigned(rect_top_reg_out+10);
		with pix_x( 9 downto 3) select
			char_addr_l2<=
				"1010110" when "0011110",--V
				"1100111" when "0011111",--g
				"1100001" when "0100000",--a
				"0000000" when "0100001",--space
				"1000100" when "0100010",--D
				"1110010" when "0100011",--r 
				"1101001" when "0100100",--i
				"1110110" when "0100101",--v
				"1100101" when "0100110",--e
				"1110010" when "0100111",--r
				"0000000" when "0101000",--space
				"1010101" when "0101001",--U
				"1111001" when "0101010",--y
				"1100111" when "0101011",--g
				"1110101" when "0101100",--u
				"1101100" when "0101101",--l
				"1100001" when "0101110",--a
				"1101101" when "0101111",--m
				"1100001" when "0110000",--a
				"1110011" when "0110001",--s
				"1101001" when "0110010",--i
				"0000000" when others;
	  first_digit_ascii_x1<=std_logic_vector(to_unsigned((48+first_digit_x1),7));
	  second_digit_ascii_x1<=std_logic_vector(to_unsigned((48+second_digit_x1),7));
	  third_digit_ascii_x1<=std_logic_vector(to_unsigned((48+third_digit_x1),7));
	  first_digit_ascii_y1<=std_logic_vector(to_unsigned((48+first_digit_y1),7));
	  second_digit_ascii_y1<=std_logic_vector(to_unsigned((48+second_digit_y1),7));
	  third_digit_ascii_y1<=std_logic_vector(to_unsigned((48+third_digit_y1),7));
	  x_coor_on<='1' when unsigned(pix_y(9 downto 4))=0 and
								 1<=unsigned(pix_x(9 downto 3)) else
					 '0';
	  row_addr_n<=pix_y(3 downto 0);
	  bit_addr_n<=pix_x(2 downto 0);
	  with pix_x(9 downto 3) select
	  char_addr_n<=
	  "1001011"  when "0000001",--K
	  "1101111"  when "0000010",--o
	  "1101111"  when "0000011",--o
	  "1110010"  when "0000100",--r
	  "1100100"  when "0000101",--d
	  "1101001"  when "0000110",--i
	  "1101110"  when "0000111",--n
	  "1100001"  when "0001000",--a
	  "1110100"  when "0001001",--t
	  "0101000"  when "0001010",--(
	  "0101001"  when "0010010",--) 
	  "0101100"  when "0001110",--,	
	  first_digit_ascii_x1 when "0001011",
	  second_digit_ascii_x1 when "0001100",
	  third_digit_ascii_x1 when "0001101",
	  first_digit_ascii_y1 when "0001111",
	  second_digit_ascii_y1 when "0010000",
	  third_digit_ascii_y1 when "0010001",
	  "0000000" when others;
	  process(pix_x,pix_y,logo1_on,logo1_on,char_addr_l,row_addr_l,bit_addr_l,font_bit,char_addr_l2,row_addr_l2,bit_addr_l2)
	  begin
		if logo1_on='1' then
			char_addr<=char_addr_l;
			row_addr<=row_addr_l;
			bit_addr<=bit_addr_l;
			if font_bit='1' then
				text_rgb<="00000101";
			else
				text_rgb<="11000000";
		   end if;
		elsif logo2_on='1' then
			char_addr<=char_addr_l2;
			row_addr<=row_addr_l2;
			bit_addr<=bit_addr_l2;
			if font_bit='1' then
				text_rgb<="00000101";
			else
				text_rgb<="11000000";
		   end if;
	   elsif x_coor_on='1' then
			char_addr<=char_addr_n;
			row_addr<=row_addr_n;
			bit_addr<=bit_addr_n;
			if font_bit='1'  then
				text_rgb<="00000000";
			else
				text_rgb<="11111111";
			end if;
		end if;
	 end process;
	 ce<='1';
	 process(clk)
	 variable delay,j:integer;
	 begin
		if clk'event and clk='1' then
			i<=i+1;
			if i<40 then --x koordinatının ilk hanesi hesaplanıyor. 
				dividend_reg<=rect_coor_x;
				divisor_reg<=to_unsigned(100,10);
				quotient_first_x1<=unsigned(quotient);
				fractional_first_x1<=unsigned(fractional);
				dividend<=std_logic_vector(dividend_reg);
				divisor<=std_logic_vector(divisor_reg);
			end if;
			if i>=40 and i<80 then --x koordinatının ikinci ve üçüncü hanesi hesaplanıyo
				dividend_reg<=fractional_first_x1;
				divisor_reg<=to_unsigned(10,10);
				quotient_second_x1<=unsigned(quotient);
				fractional_second_x1<=unsigned(fractional);
				dividend<=std_logic_vector(dividend_reg);
				divisor<=std_logic_vector(divisor_reg);
			end if;
			if i>=80 and i<120 then --y koordinatının ilk hanesi hesaplanıyo
				dividend_reg<=rect_coor_y;
				divisor_reg<=to_unsigned(100,10);
				quotient_first_y1<=unsigned(quotient);
				fractional_first_y1<=unsigned(fractional);
				dividend<=std_logic_vector(dividend_reg);
				divisor<=std_logic_vector(divisor_reg);
		end if;
			if i>=120 then --y koordinatının ikinci ve üçüncü hanesi hesaplanıyo
				dividend_reg<=fractional_first_y1;
				divisor_reg<=to_unsigned(10,10);
				quotient_second_y1<=unsigned(quotient);
				fractional_second_y1<=unsigned(fractional);
				dividend<=std_logic_vector(dividend_reg);
				divisor<=std_logic_vector(divisor_reg);
				if i=160 then
					i<=0;
				end if;
			end if;
		end if;
	end process;

rom_addr<=char_addr&row_addr;
font_bit<=font_word(to_integer(unsigned(not bit_addr)));
text_on<=x_coor_on&logo1_on&logo2_on;
first_digit_x1<=to_integer(quotient_first_x1) when i>=40 and i<80 else 
				first_digit_x1;
second_digit_x1<=to_integer(quotient_second_x1) when i<40 else
				second_digit_x1;
third_digit_x1<=to_integer(fractional_second_x1) when i<40 else
				third_digit_x1;
first_digit_y1<=to_integer(quotient_first_y1) when i>=120 else
				first_digit_y1;
second_digit_y1<=to_integer(quotient_second_y1) when i<120 and i>=80 else
				second_digit_y1;
third_digit_y1<=to_integer(fractional_second_y1) when i<120 and i>=80 else
				third_digit_y1;
end Behavioral;

font rom:
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-- Company: 
-- Engineer: 
-- 
-- Create Date:    02:21:20 12/01/2011 
-- Design Name: 
-- Module Name:    font_rom - Behavioral 
-- Project Name: 
-- Target Devices: 
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-- Description: 
--
-- Dependencies: 
--
-- Revision: 
-- Revision 0.01 - File Created
-- Additional Comments: 
--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.all;

entity font_rom is
	port(
	clk:in std_logic;
	addr:in std_logic_vector(10 downto 0);
	data:out std_logic_vector(7 downto 0)
	);
end font_rom;

architecture Behavioral of font_rom is
	Constant ADDR_WIDTH:integer:=11;
	Constant DATA_WIDTH:integer:=8;
	signal addr_reg:std_logic_vector(ADDR_WIDTH-1 downto 0);
	type rom_type is array (0 to 2**ADDR_WIDTH-1) of std_logic_vector(DATA_WIDTH-1 downto 0);
   Constant ROM:rom_type:=
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Not:Kodlar ve video ilk koyduğumdan farklıdır.Bir de yeni farkttim font rom un tamamını ekleyemiyorum.Galiba çok uzun olduğu için sorun çıkıyo.

mihri

#1
09 Aralık 2011, 09:49:33
Aferini hakettin o zaman.
"Eppur si muove!"

teknikelektronikci

#2
09 Aralık 2011, 10:05:37
Alıntı yapılan: mihri - 09 Aralık 2011, 09:49:33
Aferini hakettin o zaman.

ovv =) pek afferin degildi sanirsam :D
Ey Türk istikbalinin evlâdı! İşte, bu ahval ve şerâit içinde dahi, vazifen; Türk İstiklâl ve Cumhuriyetini kurtarmaktır! Muhtaç olduğun kudret, damarlarındaki asil kanda mevcuttur!

yamak

#3
09 Aralık 2011, 11:57:17
Alıntı YapAferini hakettin o zaman.
Bu ne demekti şimdi.

-Hasan-

#4
09 Aralık 2011, 13:52:15
Hocam tebrik ederim, çok başarılı bir çalışma olmuş.

mihri

#5
09 Aralık 2011, 14:57:00
Alıntı yapılan: yamak - 09 Aralık 2011, 11:57:17
Bu ne demekti şimdi.

Sadece ben şunu yaptım diyerek konu açtığın içindi. Artık kod da paylaştığına göre teşekkürler.
"Eppur si muove!"

yamak

#6
09 Aralık 2011, 15:05:14
Ben kod paylaşmaktan kaçınmam.Zaten daha önce de çok defa günlerce uğraştığım uygulamaların kodlarını da paylaştım burada.Sadece direkt kopyala yapıştır yapılmasın, merak edilen yerler sorulsun diye öyle yapmıştım ama siz öyle yazınca ben de acaba  "ben bunu yaptım, görün ne yaptığımı" gibi mi anlaşıldı diye kodları da paylaştım.
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